spartan3的DCM使用问题。
时间：10-02
整理：3721RD
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芯片：XC3S400-4FTG256I；ISE版本：12.1；
设计是外部为FPGA提供12.8MHz的时钟，然后FPGA生成一个DCM，输出12.8MHz，25.6MHz，38.4MHz的时钟
，但是生成DCM的时候，输入clock in的频率12.8MHz，然后下一步会警告说不符合输入频率要求，警告信息说低频率范围18MHz～167MHz(约)，高频率范围(约)48MHz～280MHz。
不知道哪位朋友知道该怎么处理?
设计是外部为FPGA提供12.8MHz的时钟，然后FPGA生成一个DCM，输出12.8MHz，25.6MHz，38.4MHz的时钟
，但是生成DCM的时候，输入clock in的频率12.8MHz，然后下一步会警告说不符合输入频率要求，警告信息说低频率范围18MHz～167MHz(约)，高频率范围(约)48MHz～280MHz。
不知道哪位朋友知道该怎么处理?
输入不符合规范，不过DCM只是提供个分频/倍频关系，强制设定也可以得到倍频关系，比如你输入设定为20M，而实际输入为12.8MHZ，也可以得到想要的频率，但是没测试过有没有风险，因为没这么用过，不过你输入20M的话，其周期约束会按照你输入的时钟进行约束；个人觉得，DCM是一个数字DPLL，用这个产生奇数或者不经常用到的倍频，个人觉得不安全