Synopsys已经宣布了SystemC是末路黄花

Synopsys已经宣布了SystemC是末路黄花
为什么这么说?

Synopsys已经宣布了SystemC是末路黄花
哪里来的消息?

Synopsys已经宣布了SystemC是末路黄花
Synopsys自己宣布了他们的BC和SystemC Compiler的末日。
通过10年来的市场验证，行为级设计编译不受用户欢迎，包括SystemC。
Synopsys已经将注意力转移到大力支持systemverilog上了。
俺个人认为这个方向是正确的，systemverilog是软硬件一体化的最好平台，同时照顾了习惯C的软件人员和习惯了verilog的硬件设计人员，必将有很大的用户群。

Synopsys已经宣布了SystemC是末路黄花
消息来源：EETime

Synopsys已经宣布了SystemC是末路黄花
难说，观望一阵。

Synopsys已经宣布了SystemC是末路黄花
有可能

Synopsys已经宣布了SystemC是末路黄花
观望

Synopsys已经宣布了SystemC是末路黄花
现在支持systemverilog的仿真器和编译器多吗?

Synopsys已经宣布了SystemC是末路黄花
systemc本来就不适合做行为综合的，我觉得他的合适领域应当是系统设计，和系统软件硬件划分和系统测试平台的建立。
synopsys是靠自己的实力，在强行推行systemverilog，不知道那位看过的，说一下systemverilog的特点?

systemverilog不过是verilog的一个扩展罢了，和verilog-A差不多的性质

Synopsys已经宣布了SystemC是末路黄花
俺的感觉，谁要强行推行一个东西肯定是不可能的。
以俺的经验来看，HDL语言的服务对象应该首要是硬件设计者，其次一定要考虑软硬件联合设计。所以从verilog出发，在里面加入软件性质的类型和语法，是以硬为主兼容软件的一个很好的思路。
俺们以前做过一个设计方法学的探索，让软件人员按照我们给定的格式去写C，然后用一个自己开发的转换软件，把C转换到Verilog，这样也能直接满足系统设计和硬件设计的两重要求。
SystemVerilog也就是这个思路：硬件语言兼容C。

Synopsys已经宣布了SystemC是末路黄花
先用高级语言（比如C语言）进行设计，再转为硬件描述语言的设计在很多场合，特别是软硬件协同设计时都在用
因为毕竟软件工程师对硬件的东西知道太少，而C语言对于软件和硬件工程师都是熟悉的，而且Verilog本身就是从C中脱胎而来，所以将C语言的描述转为Verilog的手段不失为一个好方法
计算所的龙芯最早就是胡伟武老师写的一个C的仿真器，后来转为Verilog的
其实现在在硬件设计领域有一个东西一直比较热，就是将软件算法硬件化，有过经历的兄弟们都知道将一个好的算法用硬件描述语言实现是多么痛苦 现在很有一些人在研究类高级语言的硬件描述语言以提高描述的抽象层次，SystemC就是其中之一，其它的类C的还有SAC，HandelC，StreamsC等等，但遗憾的是除了SystemC成为标准以外，其它的都还不太成熟。
本人一直很看好高级语言描述这条路，因为我在最开始学习硬件设计时是非常痛苦的，到现在也还有“后遗症”

Synopsys已经宣布了SystemC是末路黄花
ModelSim好像可以

Synopsys已经宣布了SystemC是末路黄花
好像现在对Verilog2001中的generate语句的综合现在还不行。前几天遇到这个问题，后来不得不用高级语言写程序去生成verilog文件。不过自己生成的verilog文件居然综合起来比相应的vhdl程序效果还好

Synopsys已经宣布了SystemC是末路黄花
好像并不完全支持。

Synopsys已经宣布了SystemC是末路黄花
目前在VCS7.1以上已经可以支持systemverilog的assertion，这个对verification来说非常有效率，可以减少很多靠检查波型来查问题的工作。

Synopsys已经宣布了SystemC是末路黄花
那么vhdl呢，觉得systemverilog的里面的许多的概念在vhdl也有，例如assertion，
扩展的数据类型等等，那我为什么不直接使用vhdl呢?

Synopsys已经宣布了SystemC是末路黄花
VHDL才是真正的末路黄花，但是它还是有些优点，例如强数据类型，这些东西将在下一代语言中得以继承。

Synopsys已经宣布了SystemC是末路黄花
Verilog 2001和systemverilog就是取长补短发展起来的。
所以VHDL的末日真的就要来临了。

最近反而喜欢上vhdl了。埃

Synopsys已经宣布了SystemC是末路黄花
同悲，我们公司也在用vhdl，只好自己用verilog写点小东东保持熟悉感了。

Synopsys已经宣布了SystemC是末路黄花
我觉得这很有可能使这些公司作为商业上的考虑，倒不见得是SystemC的末日。至少Cadence还在继续支持SystemC，虽然它没有综合器。但SystemC可以在系统验证方面起些作用。如果单凭Synopsys不再支持SystemC就断定SystemC的末日到了，可能有些武断。

Synopsys已经宣布了SystemC是末路黄花
幸好,我正要准备学SystemC呢

Synopsys已经宣布了SystemC是末路黄花
商业化考虑肯定是第一位的，也正是因为BC的商业化一直不好，所以Synopsys才忍痛割爱；作为进一步的连带考虑，SystemC也就跟着不作为重点了。
No.1的公司如果不支持，那么东西再好前景也很艰难，况且东西并不是很好。

Synopsys已经宣布了SystemC是末路黄花
Synopsys's DC is going down because 90nm can't use it. Most 90nm is using Cadence tool.

Synopsys已经宣布了SystemC是末路黄花
除了cadence还在努力支持systemc作为验证语言。modelsim自从5.8以来，支持systemc的情况也堪忧，TLM，SystemC 2.1，都不支持，好像没有跟进的意思。Synopsys有了Vera，现在又在力推system verilog，自然不希罕systemc。而cadence购入specman之后，对systemc的倚重应该也降低了吧。

Synopsys已经宣布了SystemC是末路黄花
这里说的只是SystemC在综合方面的研究会放慢，但是在验证方面的优势还是不能忽视的。

Systemc is a good language for system level design. A lot of vendors and tools support systemc.
If you will take part in a project where the archeture modeling is needed, you will find that systemc is a very powerful language to do this.
SystemVerilog is also a good hardware design and verification language. SVA is hot spot these days.
Maybe I cannot tell which are better. As a matter of face, they are both good languages.

我现在刚学过SystemC，从统一和融合的角度而言，觉得它还是一种比较有前途的语言。
或许正像VHDL和Verilog并驾一样，SystemC和SystemVerilog也将齐驱吧，毕竟一种语言的优劣需要长时间的比较和验证。