DC综合VHDL 不能例化库里面的cell。

VHDL中例化了一个单元库的cell： U1：entity BUFX1 port map （A=>sig1, Y=>sig2）;
analyze报错：Error： Name BUFX1 is unknown。
link_library和search_path都设置正确。
DC综合VHDL应该怎么例化元件?

没有就是没有，要么路径错误，要么名字错误，目标库对不对?

   U1：entity work.BUFX1 port map （A=>sig1, Y=>sig2）; 前面定义BUFX1的entity，这样就可以了