FPGA底层代码固化问题
时间：10-02
整理：3721RD
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请教：现在做DDR2的设计，一个控制器带8个DDR2的核，钟频250M，选的芯片是XL5VLX130T-1FF1738。加上用户接口后时序总是不满足，想在底层先把DDR2的IPcore固化，再加用户程序，求教怎样用planahead实现?
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