请教xilinx的xaui的恢复时钟驱动能力问题？

用过万兆以太网的xaui吗，用xaui的恢复时钟驱动整个逻辑是否可以?
我现在 是用 xaui的恢复时钟 做同源时钟 来驱动 fpga上的 大部分逻辑和输入输出管脚，但现在 的问题是：
出现了 从内部逻辑到 fpga管脚 报时序错误 ?是否因为 xaui的恢复时钟负载太重 ，  xaui的恢复时钟驱动能力不足造成的吗 ?
如果 过另一个pin输入一个时钟，并用另外一个 pll产生一个同频率的时钟，通驱动我的逻辑模块，就不会报错，但这样就要切换时钟域了，比较麻烦
如果不跨时钟区域的，有没有好的解决办法?是否可以增强 xuai的恢复时钟的驱动能力?
以前用altera的fpga，刚开始用xilinx的器件，不是很熟悉，看到有BUFG  BUFR等，能否通过xilinx 某个特殊的性能 来满足这个要求，而不必去跨时钟域?