如果正负时钟沿用于捕捉或提供外部DDR数据，利用I/ODDR

求助，如果我想在正负时钟沿用于捕捉或提供外部DDR数据，不利用I/ODDR，用数字电路实现，采用半定制流程的话有人知道怎么实现吗?如果用verilog采用上下沿寄存器混用，结果工具是不可综合的，有人懂吗?求大神

我也在用IDDR采集数据，双沿数据分别存到RAM中缓存，然后输出

如果不用这种IDDR‘ODDR器件呢?或者这种电路的结构你知道么

上升沿打ddr数据到寄存器1，下降沿打ddr数据到寄存器2，再用上升沿打寄存器1和2的数据到寄存器3 。注意半周期约束

   可是这种写法是违反DC综合的规则的啊

DC没试过，我用的是FPGA的综合工具，你可以试着时钟取反

   违反综合原则，为什么不用iddr呢?

   或者你可以用两个时钟这两个时钟有严格的相位关系，相差180度。可以将时钟经过dcm输出两个相位相反的同频时钟，然后在一个时钟的上升沿采集2路数据，不过可能会存在一个镜像的频率。

iddr就是做这事的，芯片有的话就用啊。

   可是没有这种电路啊

远的哪个片子，没有iddr么

不是FPGA，是半定制流程