我想在FPGA上实现几个环振，但是综合的时候会综合掉一些信号，怎么办啊？
时间：10-02
整理：3721RD
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设计输入采用的verilog的行为描述，用奇数级反相器组成环振，综合之后看RTL，发现完全不符合想要的环振，应该怎么保持住啊?
晕。你还环振。大哥，你把FPGA想得太高级了，两个反相器直接给你综合掉，因为大多数的综合器认为2级反向逻辑，等于同相，是多余的，可以干掉。
还有，FPGA适合做的东西，不是这些杂七杂八的“源”，而是人为定义的功能，例如做个某某MAC层通信协议。
在FPGA内最好别做组合逻辑反馈环，比如反相器级联的环振，这是违背FPGA设计原则的，组合逻辑反馈环在时序差的时候，容易导致电路工作不稳，还不好查原因。
要设置dont_touch，防止单元优化掉。
环路还需要初始化，防止频率锁定到倍频上。
如果需要频率稳定的，还需要晶振时钟作参考时钟时行锁相。
如果你想要振荡器的话，FPGA上有现成的PLL ip