Verilog HDl中使用case中嵌套case

诸位，我使用了一个状态机，    case (curr_state)
       S_Idle0    : begin
                         ……
                        end
       S_Idle1    : begin
                         ……
                        end
       S_S0    : begin
                        case ({A,B})
                         9'b1_11000000:begin
                                 ……
                                end
                         9'b0_11000000:begin
                                ……
                                end
前仿真时功能正确，可是在DC综合后进行后仿真时功能不正确，请问case里面嵌套case行吗?它会给综合带来什么影响?
请各位不吝赐教！

求教求教！

我只知道可以这样用

你看看是不是敏感表信号不全，一般来说只有这种情况导致仿真综合不一致。

这样写应该没有问题。检查其他方面的问题吧

试试4楼说的，把敏感列表换成“*”。

你看看你有没有写defult啊?

这样用肯定是可以的，应该是其他地方的问题

学习一下

时序好不好呢

给小编点赞！