Xilinx的PLL问题
时间：10-02
整理：3721RD
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我想将FPGA输出的信号跟输入信号的频率一致，相位相差90度。输入信号的频率是5KHz，输入信号需要先进行算法处理后，才能输入给PLL，请问可否使用PLL的原语去实现?
PLL的输入时钟有限制，5KHz应该不符合要求
PLL基本都是在几十M以上，而且在FPGA设计中，专用的PLL最好只做时钟，不要拿来参与你的算法设计。这不符合FPGA的器件特性
PLL基本都是在几十M以上,K级别的不支持；
嗯嗯，我就是看了手册，所以想确认一下
哦哦。主要想如果能用官方提供的PLL来处理的话，这样就可以省去很多工作量了，而且比自己设计的效果要好。
嗯，是的哎。本来想用PLL效果会好些，因为我们对频率相位的精度要求很高。
频率太低，，不知道IOdelay能满足要求不