modelsim 后仿出错

请教一个问题?用的CPLD芯片，在Xilinx的ISE 软件工具进行的verilog 状态机编程综合，能在自带的仿真工具Isim中进行前仿与后仿，但是在modelsim中只能对其进行前仿，可后仿总是出错，我都是直接从ISE用modelsim仿真的。
后仿结果如下：请求指导

反表延时文件没，如果反表之后还是有这些问题，说明时序裕度不够，建立时间不够！

反表延时文件是啥?