axi stream接口信号的产生

xilinx什么接口都在转向axi，整得头都大了。不太会玩这个接口啊，比如axi stearm接口的发送端，有1个input信号ready，1个output信号vaild，axi的标准时序就是在ready无效的时候，vaild同时无效，我去，如果把vaild做成reg寄存出去，根本就无法产生这样完美的对应时序，vaild应该在ready无效1个周期后才无效，不知道各位在做的时候，怎么处理ready和vaild信号的。

“axi的标准时序就是在ready无效的时候，vaild同时无效”个人觉得这句话说的不对，当ready无效时，你可以保持valid和data不变，这样当valid和ready同时有效时数据被接收。
比方说：
  if(ready == 1'b1) begin
       valid <= 1'b1;
       data <= data + 1;
  end
  else begin
       valid <= valid;
       data <= data;
  end
个人观点，记住一点valid和ready同时有效 数据才被接收