FPGA配置时间请教

大家好，有个问题请教：
   我用xilinx 的spartan6， master-serial配置模式。
   发现每次上电的时候FPGA其配置时间过长，已经达到了1.8s。（即FPGA-done低电平持续时间）
   有没有什么设置能够降低这个配置时间?
   我测了一下FPGA的CCLK，即其输出给XCF04S的时钟，才2M，提高这个时钟能够加快其配置么?如何加快这个时钟?

在生成bit文件的时候，可以选择时钟速率的

默认的速率是最慢的，如果需要可以改为并行方式

    谢谢，已解决，设置为26时，配置时间降低到200ms以内了。

spartan6 的 config手册里说，cclk的速度不是很准确的，由于温度等关系，上下浮动可能有50%，所以看看你的flash信号，是否能够支持到 26*1.5的速率吧。稳定性是第一位的。

大家的回复都很积极啊

程序复杂的话，下载时间还会长的，要快的话用并行吧

学习啦~

您好，我用xilinx 的spartan3E， JTAG 下载时，程序可以运行。改为master-serial配置模式，配置芯片为XCF04S，下载成功后，断电再上电，发现无法对FPGA进行重新配置，这是为什么，请指教，谢谢