求助！关于FPGA和DSP之间的SRIO互连问题！请各位大神指点！
时间：10-02
整理：3721RD
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小弟先谢过各位大神！我们的FPGA平台是xilinx v5的开发板，SRIO的IP Core版本为v5.6，DSP是TI的6670。
目前FPGA向DSP发送NWIRTE、NREAD和NWRITE_R的包都可以成功，从Chipscope里面采样的数据和时序都是正确的。
DSP作为操作发起方的话，目前遇到的问题是，NWRITE_R请求发送到FPGA端后，在FPGA端能够看到正确的时序，并且在target response端能够看到已经发出了该请求的响应，但是在DSP端却一直显示的是接收超时（DSP端用的一个叫做completion code的东西来表示接收状态，如果打印completion code为0说明接收到了正确的响应，如果打印为1说明接收事务超时time out。在两块DSP板之间已经验证过，打印的completion code为0。）
不知道各位有没有遇到过这种情况，如果遇到过，怎么解决的?谢谢！
目前FPGA向DSP发送NWIRTE、NREAD和NWRITE_R的包都可以成功，从Chipscope里面采样的数据和时序都是正确的。
DSP作为操作发起方的话，目前遇到的问题是，NWRITE_R请求发送到FPGA端后，在FPGA端能够看到正确的时序，并且在target response端能够看到已经发出了该请求的响应，但是在DSP端却一直显示的是接收超时（DSP端用的一个叫做completion code的东西来表示接收状态，如果打印completion code为0说明接收到了正确的响应，如果打印为1说明接收事务超时time out。在两块DSP板之间已经验证过，打印的completion code为0。）
不知道各位有没有遇到过这种情况，如果遇到过，怎么解决的?谢谢！
自顶一下！谢谢大家！
你好，我想问下你是不是用的自带的srio v5.6实例，进行Chipscope的，我的没波形，不知道咋回事?
请问你的通信用的是几通道 什么速率?有没有测过速度啊?
你好，我也在使用赛灵思ip生成的SRIO V5.6，刚开始接触SRIO，看参考手册srio_ug503里面Quick Start Example Design那一张说ip生成之后是一个回环的东西，还说可以用用tcl文件生成例子工程,不明白啥意思啊，怎么生成?
你好，dsp和fpga的srio连通，fpga的srio 需要什么配置吗，我现在在调，但是dsp初始化不过去啊！怎么解决呢 谢谢！