求助：Verilog顶层如何直接访问子模块的变量

比如：顶层module top
子模块module sub，其中有个变量cnt，
在cnt不通过端口引出来的情况下，top中如何直接得到cnt的值? sub.cnt?

top_instant_name.sub_instant_name.cnt

假定sub_u0是module sub的例化名，那么可以这样引用：

1. top.sub_u0.cnt

复制代码

仿真的时候很常用。