请教FPGA上如何生成如下两种时钟？

从波形看，这两个时钟不是同步的；

可以由上面的时钟生成下面的时钟。与计数分频类似

   好，这样相位上有一些寄存器的延迟吧。

   什么样的算同步呢?两个时钟沿对齐，不就是同步的么?

pll 或者mmcm都可以

恩，允许有相位延迟吗?

   如果不允许的话，我也不知道应该怎么做了。

1）同步应该是有确定的相位延迟即可
2）看到上面描述的波形，至少需要下面的i_clk时钟间隔最短所对应的时钟频率，再用这个时钟作为源时钟产生需要的两个时钟（门控的方式），将输出时钟信号通过约束放在全局时钟网络上，应该就没有太大问题了。

   恩呀，非常感谢

第二行那个是时钟信号吗?
MMCM能生成那个信号?