时序报告里如果有保持时间不满足该怎么办？
时间：10-02
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保持时间不满足的话是不是路径太短了?不应该出现这种情况啊。
insert buffer
用哪个原语?
fpga还是dc?
综合阶段，还是后端阶段?
hold时间不够，最有可能就是源和目的的时钟存在较大偏移，小编可以确认一下是不是这个问题。
整个设计用的是一个全局时钟，也会出现较大偏移吗?
这个需要看具体的时序报告，你可以把相关的时序报告贴出来看看