dc 在一个路径中插入一些延时单元的方法？

set_max/min_delay用于组合逻辑
而时序逻辑则使用create_clock，基于setup/hold约束

我试了下
set_min_delay 50 -from U1/Z -to U2/A
comile
感觉网表还是跟没设一样， 没有额外的buffer 插进去，
不知道什么地方没弄好

如果是CPLD，做什么都没用。FPGA可以用综合工具程序的命令字保留变量不被化简掉而插入几个Buffers，但不能太多。最可靠的是用FPGA的PLL产生高速时钟，用锁存器延时。