请教，FPGA读写SRAM时序约束

小弟，现项目中需要利用FPGA读取SRAM（异步SRAM），单独测试SRAM读写模块没有问题，现将该模块添加到系统工程中，SRAM读写不能正常工作（系统较大）。
请教各位，怎么添加约束能够优先保证SRAM控制逻辑的时序。
望高手指点，不胜感激。