RTL中clk模块插入库文件

时间：10-02 整理：3721RD 点击：

在RTL里面看见了很多在 clk模块中，对
CLKBUFX4M clkadc_buf (.A(clk_div_8_temp),.Y(clk_27m_div_8));
CLKINVX4M clk_adc_inv (.A(clk_div_8_temp),.Y(clk_div_8_temp_inv));
CLKMX2X4M clk_adc_mux (.A(clk_27m_div_8), .B(clk_div_8_temp_inv), .S0(clk_invert), .Y(clk));
这种通过库来进行时钟的转换是为了什么?
有什么好处?
不用这些库纯Verilog也能做到同样的功能么?

在RTL中插入库单元，在综合中应该要dont touch的，是防止综合工具用一个随便的buffer或者INV单元来替代了。专用的时钟单元需要其有非常强的驱动能力，不是一般的buffer能做到的。