关于FPGA中差分时钟的一个原理问题，求解答~！

在看FPGA器件手册的时候，看到了“差分时钟”，然后网上查了查，说这个差分时钟比较适合高速逻辑器件，所以就想问问各位大神，这个“差分时钟”为什么就比较适合于高速逻辑器件呢?   这个“差分时钟”和“单端时钟”会有什么区别呢?
本人只是个搞数字前段验证的，所以可能对有关与模拟的东东不太懂呢~就想知道下简单的原理
求大神们多多指点哈~

信号被放大了。

差分时钟幅度低，对电路的干扰比较小

可以搜索下差分信号的作用，一般消除共模噪声。