从算法到芯片仅需8周 软件到芯片实现自动化

一家位于美国加州的新创公司Algotochip Corp.稍早前宣布，已经完成一款系统单芯片(SoC)计，据称仅需要八到十六个星期，便可让芯片从编写C代码到实际完成，这也首次真正实现了自动化“软件到芯片”(software-to-chip)设计的梦想。
“我们可以在短短八个星期内，将你的设计从算法变成真正的芯片，”Algotochip公司CTO暨创始人Satish Padmanabhan说，该公司的EDA工具可直接从C算法来建置数字芯片。“针对SoC设计，我们的解决方案能够从C代码产生适用的RTL 。”
Algotochip公司是在2012年Globalpress电子高峰会上发表这项技术，该公司提出的解决方案，包括软件、固件和硬件设计师的C代码以及测试激励向量等面。Padmanabhan是ZSP公司(2006年被Verisilicon收购)的前联合创始人兼总架构师，两年前，他曾经开发出首个超纯量DSP，并从苹果和其他公司召募了一批软件专家；而今天，他再度推出了可接受C代码档案输入，并输出图形数据系统II(GDSII)、可用于开发SoC的专有引擎。
Algotochip表示，该公司已经与六家以上的客户合作，证明其方法学是可行的，但目前可揭露的客户名单仅有德国的MimoOn Gmbh，这家公司开发的mimoOn mi！是一款符合LTE标准的行动PHY，已经成功在台积电(TSMC)投产。OimoOn在十二个星期内便完成了两个“what if”设计，其中一个采用台积电的40nm工艺，第二个采用90nm工艺。出于功耗考量，该公司之后选择推出具备低功耗特性的第二个SoC产品。
Altotochip达成了SoC设计师所企求的圣杯，该公司提供了完整的软件工具，它能使用客户的C代码，但客户却不需具备任何与Algotochp专有技术和工具的相关知识。来自EDA系统的GDSII设计都能产生出可送往台积电进行制造的档案，而所有的智财权(IP)都会保留在客户手中──Algotochip并不需要授权。若设计人员希望使用ARM或其他IP供应商所授权的核心，Algotochip也能满足这些需求。
在Algotochip的设计流程中，首先会分析设计师提供的C代码，并针对这些C程序设计提供最佳化的建议，Algotochip还会产生一组系统规格建议选项。一旦设计师回答了选项问卷，Algotochip便会设计出基础系统架构，并产生包含固件和软件在内的完整SoC设计──从设计师将C代码交给Algotochip开始，在八到十六个星期内便可以交付成果，即交还GDCII给设计人员。
Algotochip同时声称其专利的功率感知架构可严格控制漏电流，这对延长移动设计的电池寿命很有帮助，该公司还致于开发其他SoC应用的专有技术，包括DSP、ASIC、ASSP和FPGA等。
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这种从算法到RTL实现的前景怎样?

这可能是趋势，但是这种趋势的周期可能还是蛮长的~

牛逼啊

现在都有这种技术了，以后失业的人更多了。
真是不可思议啊

做EDA软件的理想是接一个探针到人脑，人想到的都可以自动生成。
实际上C to verilog有人做，而verilog to GDS问题不大，
关键在于，C to verilog 到底可行不可行?
个人愚见的几个问题需要解决：
1。C到硬件实现的建模问题，一定要有固定的模式匹配才能正确的转过去
2。建模的一个执行问题就是C代码的规范化的问题，代码风格很重要
3。硬件特有行为，如CPU/PHY，和C对应的问题，不信脑子想个CPU就能写出一个CPU
4。生成代码的效率问题，包括时序、可测性、功耗、时钟复位等等问题
尽管C语言到电路是一个老板都向往的事情，中间步骤不加干预直接生成看来很难。
举个例子，ISE可以做FPGA综合布线，为啥还要有Synplify，就是因为中间有很多可优化的地方，大家才有机会。

cadence，synopsys要哭了

great

这个有点高端了，我等岂不是要实业了。

听起来很恐怖，我们要失业?

我个人觉得，这个实际上就是系统级设计（system-level design)，我们组都有这样的技术。我在eetimes上看到这个文章，实际没什么。主要是有足够的模型和库，比较重要。在系统级，将c写的程序进行处理，在库中选择合适的核，还有外设。系统级工具直接给出一个rtl级可以综合的设计。我们现在用的xilinx的v5，v6做为目标平台。设置好参数，1分钟就可以生成一个可以直接综合的project，用XPS综合个2，3小时就完成了。很快的，有兴趣的朋友可以网上搜索下这个，很多人在做这个。我们的东西是开源的，有兴趣可以登录http://daedalus.liacs.nl/看看

   这样做的时间效率蛮高 空间效率就太浪费了

您能解释一下空间效率吗?我对这个没什么概念，在我考虑的情况下，（实际就是我读的论文，没有什么工程经验）。空间主要是选择一个核来运行程序，时间是这个程序在核上的运行周期。不知道这样对吗?

应该还在模型阶段

一些不涉及到RAM操作，跨时钟域以及多外设模块的可能可以这么干。
但是，万一需要做ECO就完蛋了。
工具直接出来的东西，肯定需要遵循一定的规则和模式，导致效率肯定会低一些，相应的面积、功耗、漏电流等会比IC设计师出来的东西要差一些。
没啥好怕，以后简单的东西肯定会慢慢被工具替代的，但是复杂的东西工具是怎么也不可能替代的了的。

等真的业界用起来的时候，我老了

xilinx 的VIVADO 已经可以这么做了，并且跨时钟域的代码也可以生成

赞啊 ！