写了一个BPSK程序，在cycloneIII板子上实现时，出现问题

时间：10-02 整理：3721RD 点击：

用Verilog_HDL写了一个BPSK的程序，在StratixII EP2S90F1020开发板上波形正确，时序仿真波形频谱与频谱分析仪显示结果相同，旁瓣得到抑制。但在cycloneIII EP3C40F324I7上做时序仿真，可观察到波形的频谱中旁瓣得到抑制。将程序下载到cycloneIII板子上，用频谱分析仪观察频谱，波形的旁瓣没有得到很好的抑制。
请问：为什么相同的程序设置，在添加时序约束后，在两个不同的芯片中实现时，结果会不一样?

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