各位前辈，求助：FPGA上的代码怎么进行后端实现，要做哪些方面的更改呢

各位前辈，我大致介绍一下自己的情况，之前学校项目组做了一个设计，是在FPGA上实现的，现在导师要我把FPGA上的这个设计做成芯片，并且流片，虽然我也接触这个项目一年了，但是仅对于FPGA上的设计比较了解，至于怎么将其代码改成适于后端综合的形式完全不了解。请前辈们指点一二。总的来说就是怎么对可以工作于FPGA上的Verilog代码更改成可以进行ASIC后端设计的代码?感谢感谢，这关系到在下明年可否顺利毕业的问题，如能解答实在感激不尽。

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说说更改的大概方向就行，在下对这方面完全不了解啊

懂的前辈帮忙指点一二，让在下有个方向，感谢了

设计是在Xilinx的FPGA上实现的，用了不少IP core

其实FPGA上的代码大部分不需要改动就可以用于ASIC，要不怎么有原型验证的说法。需要注意的大概有以下几个。
1. 时钟，FPGA的时钟大部分用器件的pll代替，这个是需要删掉的。或者用ASIC流片工艺库里的时钟代替。
2. 特别的cell，比如有些FPGA设计内部引入的PAD，各种PHY，DLL， delay单元等等。
可能你的设计里面还有其他的，那需要你对你的代码够了解。
首先，你需要搞到ASIC流片的工艺库，评估一下FPGA里面这些要求有没有对应的可以替换。

   感谢小编的详细回答

叫你们做后端的指导你

这个我也想学

   你好，大家都知道现在硕士生基本是放养状态，这题目是导师一拍脑袋想出来的，周围也没人做后端，要不然也不会上论坛来请教各位了。如果有好心朋友原意帮个忙，或者是指导指导，我感激不尽啊

   前辈您好，前段时间您的回复对我帮助很大。但是我这边没有EDA软件可用，请问您可以代人做后端设计，您给个实惠的价格，实在感激不尽

对流片也很感兴趣，但是在工作中用不到啊

做完才感觉到后端靠的是经验，没什么技术含量，可以了解了解，不一定要学，没什么前途