关于可综合的VERILOG代码

代码中有这么一段      if ((year_buf%4 == 0&&year_buf%100 ！=0)||year_buf%400==0)
         max_day = 29;
     else
max_day = 28;
DC时不能综合，说是缺少这样的模块，主要是if括号里的怎么改写成可综合的语句?求好人解答一下。
        就是实现：year_buf能被400整除或year_buf能被4整除但不能被100整除的功能。

自己写一个求余数的电路，移位加减得出或者改变算法

没有必要那么设计，先确定该设计使用年限，比如：2000-2100百年间，查找排列闰年就可以了

也太高估库了，哪里来给你定制这么个除法器，你要综合工具上哪给你找

%运算不可能直接综合出来，你得想别的办法：1，改逻辑，不用%运算；2，去买%运算的IP核；3，最好的方案，自己写一个%运算的IP核

一步一步分开来实现。