DDR3 MIG 时钟问题
时间:10-02
整理:3721RD
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我在V6的板子上生成了一个DDR3的mig IP核,生成IP核时的时钟选择的是single_end。我从pin脚输入一个200M的时钟,然后用DCM生成350M和200M的时钟分别给DDR3 MIG的sys_Clk 和 clk_ref,但是translate的时候报下面的错误:
