请问，夏宇闻verilog第一版第213页上HALT（HLT）是和哪个模块到引脚相连？

请问，夏宇闻第一版《verilog数字系统设计教程》第213页的状态控制器的图上HALT（HLT）是和哪个模块的引脚相连?
我看了202页到221页到内容都没有说明，图和代码也没有说明，在EETOP上搜了HALT和HLT都没查到。
非常感谢！