微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > FPGA异步检测

FPGA异步检测

时间:10-02 整理:3721RD 点击:
FPGA中,用一个100M时钟检测某一异步信号的电平变化,会不会出现亚稳态的问题?比如时钟边沿的时候,异步信号也正在发生变化,检测的结果会不会有未知出现? 如何通过逻辑规避这种情况?

要考虑输入信号的频率

会产生

打两拍

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top