想写一本fpga的书，不知道放在哪个论坛，读的人多些

放eetop好了,多介绍点FPGA后端好了

FPGA放在这里还算比较合适吧
http://www.txrjy.com/thread-394879-1-1.html
这个连载做的很成功
你或许可以参考下
很期待你的连载

准备写成一个系列，
初级：主要介绍：可综合的verilog和其相应的synplify，ise的使用；
中级：主要介绍：一些典型的FPGA例子以及加入ARM，8051和SOC的例子，以及相应工具的使用
高级：主要介绍：FPGA原型验证，SOC，FPGA重配置，以及深入介绍FPGA内部结构

    实际的经验比那些抄来抄去的有吸引力

如果有配套的开发板就好了
能否写点FPGA和ARM或者DSP通信的?》

期待小编力作！

重点写FPGA后端设计(手工布局,约束,优化),肯定大卖,因为世面上讲这块的书没有

有这个想法，因为我自己就是设计FPGA 的，这块还比较熟悉，
目前原因是前期和出版社聊过，他们想要写本入门书觉得好卖，
但是我又不是很想，想写个自己想写的内容，所以准备先找个
地方首发，不理出版社

可以在论坛先连载，如果大家比较喜欢，够人气再考虑印刷，对于好书大家都喜欢收藏的。

    好啊，我们是同行哈。难道你是agate的?我是siliconblue创业团队的。多交流哈。

    我的感觉是你首先要确定是写应用方向，还是FPGA器件设计方向，或是EDA工具方向。应用方向的话，估计出版社好出。器件设计与EDA方向的，有点曲高和寡，毕竟国内还没到这个层次，Jonason Rose的书能读出味道的都不多。

恩，大家以后多交流

    我准备听取你的建议，以前做过一个设计，用来写FPGA后端布局布线以及手工走线是个很好的例子

我准备用的例子是以前工作中使用过的一个案例，当时用的是V4-100资源用了92.3%，跑了27个时钟，最低时钟40M，最大时钟180M。
就准备把整个设后端实现思路以及遇到的问题拿出来说，当然也包含了synplify上的约束使用。其实布线，对后端的意义还是很大，大家一般都是用自动布局布线，其实fpga editor的手动布线以及对lut的修改很重要，特别是一些超级大的设计，跑一次流程要一两个小时的，为了节省时间，用fpga editor修修走线，或者对lut进行修改，很节省时间

    希望多介绍点布局，布线，设计优化，设计规范，综合方面的知识，不要局限在那个软件那种芯片，感觉先整体后实例的会覆盖更多的设计人员

手动布线其实还是很有意思的，我以前做纯设计的时候还没觉得多好用，当时主要是对fpga结构理解不算深刻。做到后来在产品中发现一些布局麻烦的设计还是人工做一下靠谱些，特别是一些静态时序分析下是ok，但是在极端外部条件下不能正常工作的路径。

约束是到位的，当时是fpga器件自身的问题导致，一个设备在-15度运行正常，但是在-20到-25度时出现错误，当时做过多种时序分析都是ok的，后来定位到两条关键路径上，其中一条是再布一次线，使其绕过了一个lut，减少了点延时，另一条是将其复制了一次，减少扇出。这样解决的在-20度到-25度工作不正常的情况。
当然，fpga能自动布线ok，谁都不想手工布线，不过在外部环境高位以及低温情况下，fpga自身时序分析的模型和实际器件还是会存在差异性，
这个纯粹是挑彩蛋，运气不好就碰上了。

你们家现在有什么在销售的fpga产品没，对你们的东西比较好奇，网上能查到的东西不多

可以拿综合后的网表去做仿真，设置好环境后，完全可以仿出来 。

    就是ice65，ice40了。已经被lattice收购了。可惜了。工具是ice cube。

    这个是属于你们的时序库没做好，切记，做库的时候必须用worst case。任何corner都只考虑worst case。否则就会出这种问题。

你在不止一个回复里提到这句话了，对此我只能说。建议你看一下LSI的一篇paper叫做Hold is Not Setup (Derate is Not OCV)

    那你们应该比我们好，我们eda工具都是自己的，只能是a家和x家2000年初的水平，你们能搭上lattice的便车其实蛮好的，不过你和lattice搭上后国内某些行业市场就不好进了

    非常好的资料，感谢。看完后，觉得对时序库必需worst case的定义更肯定了。我们处理工艺变异一般是2个措施，根据foundry的建议，在STA里面再做degrade，就是比worst case还保守。还有就是落在分布以外的器件就认为是废品了，如果客户不幸撞上了，只好换一片了。实际来看，落在分布之外的比例非常小。关于hold，我想提醒的是FPGA和ASIC不同，你仔细想想。

    特殊行业量太小，养不起美国那边的人。你们能做systhesis，很强了。是原magma那个team帮你们做的吗?我们P&R,STA等也是自己做，还不错。synthesis用来用去，还是找的synplify。

我们目前只有place&route，综合是第三方合作的。synplify不支持我们的器件。我们目前主攻低端用户，yao

这篇paper的主题就是hold的worst case可能出现在任意corner，换句话就是没人知道worst case在哪。
fpga的hold和asic没啥差别。fpga里的时钟可以走多驱动的clock mesh（俗称global clock），也可以不走。在asic原型验证的用途里，常常不走clock mesh更方便。如果不走clock mesh，就和asic的时钟树无异。

    有兴趣我们一起写好了，我的QQ:546323019

之前眼高手低了。看了大神的对话才知道FPGA也可以做的这么精致。坐等好书！