cic插值滤波器归一化增益需不需要在verilog代码中体现
时间:10-02
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请教各位前辈,在做cic插值滤波器时,进行归一化增益,这个在VERILOG实现时需不需要做代码中体现呢?
如果不需要那把增益归一化到0dB的目的是什么呢?
如果不需要那把增益归一化到0dB的目的是什么呢?
归一化就是为了使滤波器的增益为1,吧
最后一级截位处理
