微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > Timing Arcs是什么意思呢?

Timing Arcs是什么意思呢?

时间:10-02 整理:3721RD 点击:
在DC的report_design中看到Disabled Timing Arcs这一项,请问这是什么意思呢?查了一下意思是报告失效的时序弧,那么什么叫做时序弧啊?

如果两个Pin在延时上有因果关系,就叫做有时序弧。比如一个NAND门有A,B两个输入,Y一个输出,那就有A->Y和B->Y两个时序弧,但不存在A->B这样的时序弧。
set_disable_timing可以禁用已存在的时序弧。



   那时序弧有什么影响啊?为什么要禁用?

Timing arcs
can be disabled by the user (set_disable_timing) ,or automatically by the tool during
timing analysis in order to break timing loops or when propagating constants in the design.

我也想知道呀

有些时候会有LOOP

或者你不想check某一段


那是不是说 set_disable_timing这个命令只能用来对同一个cell作用,比如我有两个级联的触发器,这两个触发器之间有没有arc呢?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top