在verilog程序中可以调用VHDL写的模块么？

verilog 直接用就可以,但是 VHDL 要用verilog 必須宣告元件.

取决于编译器，不过，现在的大部分编译器应当都支持混合语言了。

    我用的是ISE与modelsim联合仿真，主程序verilog语句中用到XilinxCoreLib库中的一个用VHDL编写的模块，在Xilinx中综合没有问题，但到modelsim中进行行为仿真就不行了，总是说找不到那个元件。
    我在modelsim中已经编译了Xilinx的VHDL库了，并且已经能在modelsim中看到那个元件了。

我见过的混跑是用vcs-mx，要先分别编译verilog和vhdl部分，然后再跑。
modelsim不知道该怎么设置

    哦啦，谢谢！

我是ISE不知道能不能用，就是VHDL中能不能用verilog语句

   LZ,你的问题解决没?我也遇到了用verilog调用vhdl模块时，生成的波形里找不到vhdl模块的信号，导致无法查看波形，期间还存在参数传递的问题，请求大神帮忙啊！