Verilog仿真问题

时间：10-02 整理：3721RD 点击：

最近用ISE14.4的Core Generator生成了一个FIR，5.0版的，在用modelsim仿真的时候发现Verilog与VHDL的仿真结果不一致，在Verilog中RFD信号就像时钟一样，一直在变化，但是在VHDL中就是正常的，后来在生成CORE的时候发现，这个CORE不支持Verilog的behavior model，不知道是不是与这个有关。
请问哪位大侠知道该怎么设置，似的modelsim能正常仿真基于Verilog的FIR?

怎么没人知道呀?自己顶一下

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