请教关于quartus如何添加时序约束

Altera有TImequest的培训资料，网上应该可以找到的

了解解了

欢迎进qq群127971002 一起讨论时序问题。一般设fmax，false path，muti path

timequest的user guide，全部学习一遍就是高手了

看看ALTERA 的AN433，AN477

altera  的timequest  以及  timequest 的cookbook，就是很好的学习资料 ，看完这个应该可以对付基本的时序分析问题了

学习学习。我也刚开始学

基本就没什么可约束，所有的软件在静态时序分析上讲的都一样，约束带来的提高我感觉还不超过5%，甚至感觉不出什么变化。但是如果做asic就不一样，DC 综合 ，place and route，这里面也就是后端的东西还是蛮值得研究的，fpga timing 直接从design开始保证，如果遇到某些算法组合逻辑太大，又实在不好pipeline，要么降频，要么改算法，  其实我是发帖混分数的，哈哈哈

楼上说的有一定道理，不过仅对简单FPGA设计是可以的，设计稍复杂一些估计就问题一堆了