微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 从快速时钟到慢速时钟的 multicycle path 设置

从快速时钟到慢速时钟的 multicycle path 设置

时间:10-02 整理:3721RD 点击:
哪位给介绍一下从快速时钟到慢速时钟的设置 multicycle path的情况
我觉得只能用最差的建立时间和正常的保持时间。因为实际运行时,我们不知道数据是在快速时钟的那个时钟沿来,所以只能假设最差的建立时间。

大家都怎么想

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top