求助：sram的偏移约束写法
想请教各位大侠，
我使用ise的creat timing constaints创建offset约束，以上情况算源同步还是系统同步?进入到第二步时钟引脚的选择，只有晶振给出的时钟，没有sram工作模块实际使用的经过dcm之后的时钟?此处该如何处理呢?
刚刚学习使用约束，很多不懂，希望大家指点一下，这厢先谢过了
自己顶一个，恳请大神指点
你可以自己编写一段HDL代码，这样实现比较快些。
谢谢答复，再想请问偏移约束是不是只能约束输入输出引脚和外部时钟的关系，而不能约束与内部时钟（比如经过dcm产生的）的关系
DCM输出和输入时钟的关系不就是DCM的参数吗。
DCM 只需要给输入时钟加约束，输出时钟约束tool会自动产生。
情况是这样的，原本测试sram的工程中，sram读写都是正常的，后来把测试工程加到系统里，sram读写就不正常了，怀疑是布局布线发生变化，导致给出的sram控制信号相互关系发生了改变，改变送给sram的工作时钟的输出相位，会得到正确结果，但是系统改变一点，相位又需要改变，所以想到可不可以通过约束，固定sram控制信号和工作时钟的相位关系达到不需要总是调节的作用
不知道大神有没有好的办法，解决上面的问题
产生两个时钟, 一个给现有电路用,一个输出.
PLL可以调节时钟输出的相位，通过指定这个相位，来抵消外部电路的影响。
?
控制信号在工作时钟域用两个FF同步一下
是的，现在就是这样做的，但是系统改动一点，输出的sram时钟的相位有时需要改变sram才能正常工作
哦，我只用了一个ff同步了下，sram工作时钟频率为150m，再加个ff试试去，谢谢啦
具体情况不清楚，但是原则上，系统应该满足如下的条件：
在一定的相位区间，能正常工作。
所以无非两点：1, 你没有找到这个相位区间，这个就是calibration的功能。
2. 系统不满足要求。
恩恩，谢过指点。
还有一点不明白，校准就是不断调整相位试验，找到相位点；若是第二点除了多加ff之外，还有其他的改进方案吗?
不知道具体的测试结果和系统情况，不好说了
FPGA似乎有IDELAY和ODELAY，可以改变输入输出信号的相位，不过具体怎么用我也不清楚了。