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ISE:verilog用数组定义的输入端口怎样在管脚约束文件中显示出来?

时间:10-02 整理:3721RD 点击:

定义了这样一个数组: input [7:0]Buttons;但是生成管脚约束文件.ucf的时候却没有这个数组,求问怎么显示出来?



   问题已解决,例化器件的时候带上端口长度就可以了。

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