ncverilog仿真，长时间延时问题

我用cadence ncverilog仿一个简单的电路在testbench里面，如果要写个延时10s
发现#10000000000没法实现
只延时了约1.5s就跳下条语句了
这怎么回事?
求教！解决方法：：：：

自己定义1ns = 1s即可。抽象懂不。

verilog里面常数默认是32位的，你的#10000000000 超过范围了，所以高位就被丢掉了。你可以用timescale定义时钟的刻度，比如：`timescale 1ns/1ms , 那你的10s只要写成： #10000 就可以了。