微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 求助一个问题,设计一个有符号数除法,被除数16bit,除数8bit,商和余数都是8bit

求助一个问题,设计一个有符号数除法,被除数16bit,除数8bit,商和余数都是8bit

时间:10-02 整理:3721RD 点击:
rt,设计一个有符号数除法,被除数16bit,除数8bit,商和余数都是8bit,所有的输入输出都是有符号数,求教版上大神,谁能告诉我相关思路或者算法啊

可以先做一个无符号的除法器,对输入的有符号数要处理一下,输出也要处理一下。
无符号除法器,就用移位减就行了。



   就是说把被除数设为17bit,除数设为9bit,先按补码判断最高位是0还是1吗?

是不是可以用IP的除法哦@?

同问
是展讯的笔试题

IP的除法core输出结果好像周期比较长

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top