请教关于verilog两模块输出信号如何同步的问题

请教在verilog coding时，遇到两模块输出同步的问题：两模块有各自的基准信号(各自data与其同步)，clock频率相同，但基准信号相差30个clock周期。现要求选择其中一基准信号，使得两模块的输出均与其同步，请问如何实现?
感恩~

要求好不明确，看你这是同步的，容易处理，想让数据一块出就用组数据寄存器存储下，想数据分开出，并不同时出，就把数据标志或一下， 同步怎么处理都没事

过个fifo不行?

既然在同一个时钟领域，解决方法很多种，这也是很常见的问题，说白了就是简单的握手而已