请教高手 看到有的verilog代码里非阻塞复制都加入1个单位的惯性时延，这个作用是啥

请教高手 看到有的verilog代码里非阻塞复制都加入1个单位的惯性时延，这个作用是啥?为了看波形方便体现出Tcq么，不加的话会出现前后仿不一致的情况么 ?PS:
always@(posedge clk)
    a<= #1 b;

仿真的时候管用，生成实际bit或sof文件的时候不管用。延时赋值而已。

其实加与不加，并没绝对的好处，《verilog编程艺术》里详细的讨论但一般为了仿真看时序的方便，还是加上吧

从来不加，因为综合会忽略，只能用来仿真

看来做FPGA的人不习惯加，但IC设计一般会加上的，实际电路中CK->Q也有一定延迟。

这个语法不能综合出电路，只能仿真