求助 如何做gate level simulation

请问我在dc里面综合完之后 write -formate verilog - hierarchy -output design_gate.v.....之后 还需要什么步骤才能到VCS里面做gate level simulation?我直接把design_gate.v和原来的testbench进行仿真 提示找不到reference，打开design_gate.v发现里面全都是工艺库里面的单元，不知道该怎么办。雪地裸体跪求高人指点

   自己搞定了 我在synopsys上面下的工艺库里面有一个vlg的压缩包，解压之后发现是verilog仿真模型 将这些include到里面和sdf文件一起就可以仿真了

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