FPGA板上验证：SDK 结果与 CHIPESCOPE 结果不一致问题？

近日跑了一个程序，前仿过了。当把bit文件烧到板子上的时候，使用chipescope工具跑出来的结果与前仿modelsim仿出来的结果是一致的，但是使用SDK跑出来的结果却很不稳定，跑了20多遍，出现了好几种情况。结果示意如下：
仿真工具   modelsim  chipescope  SDK
仿真结果      0                 0           0
仿真结果      1                 1           2
仿真结果      1                 1           2
仿真结果      3                 3           3
仿真结果      4                 4           4
我程序里面有用到同步不同频率的两个时钟，chipescope  SDK仿真结果不一样有可能是什么原因引起的呢?
敬请各位大神指点！拜谢！

朋友什么叫同步不同频率的两个时钟?

啊！我找到问题了，我用的片子是zedboard。两个时钟是由PS引出来的系统时钟，而由PS引出来的时钟是异步的。我之前以为PS出来的时钟是同步的，只是这两个时钟的周期不一样而已。如果以后有朋友遇到与我一样的问题，一定要以我为诫啊！