弱问关于FPGA的综合和优化

以前做ASIC的，突然转到FPGA，思路不太一样，有些基本问题还不太清楚，弱弱地跑来问一下……
1.在ASIC中，综合时会根据速度要求选择不同尺寸和驱动能力的标准单元，FPGA也是吗?还是对于一个固定的FPGA芯片，速度已经确定了?只会对逻辑进行优化，并不会对单元本身进行优化?也就是说，实现同一个功能的单元，比如D触发器，只有那么一种结构，如果能满足速度要求最好，如果无法满足也就没辙了?
2.ASIC综合时要写一堆时序约束，FPGA也是吗?看的例子似乎只定义了时钟频率……
求指教啊！

FPGA 里面的单元都是预先生产好的，速度和驱动能力都确定了。没有办法优化了。
但是FPGA的可编程互联是带驱动的，而且工具链会根据扇出适当选择驱动能力甚至
复制某些单元（比如触发器）来保证时序。
FPGA也是需要写约束的。只不过比ASIC简单得多。尤其是接外部IC的时候，跟
ASIC没啥区别。一般情况下只写fmax是比较偷懒的做法（一般外设对时序要求
都不高，所以碰巧没大问题）。
从 ASIC 转 FPGA 类似于用 门海，不过区别是不但门是预先生产的且只有很少
的种类，连布线也是，区别只不过布线上有一些可编程的缓冲器／开关而已。

非常感谢！

一般来说FPGA内部的LUT和DFF都是同构的，但也有部分器件在功耗和性能上具有一定的可配置性，比如可以将关键路径上的逻辑单元配置为高性能状态（功耗相对较高，主要是漏电流较大），而其他部分则使用低功耗模式。

多谢了！