关于setup/hold time求解：

1.假设存在positive clk skew为10ns,问最高电路频率。
2.电路能容忍的最大positive clk skew
3.电路能容忍的最大negative clk skew
几个概念：
positive clk skew:  DFF2的clock比DFF1晚
negative clk skew: DFF2的clock比DFF1早
已知条件：
Tsetup=1ns  Thold=1ns  Tclk_to_q=1ns

第一题的条件奇怪啊。如果positive skew达到10ns的话，Q(DFF1)到D(DFF2)的hold时间无法保证啊。

    请问下你算hold时间无法保证的思路?其实我也觉得这题条件有些问题，但就是说不上来。
setup看100M时钟是不是刚好满足?

以下不是很有把握，欢迎指正……
    Q(DFF1)到D(DFF2)的delay=Tclk_to_q+max_delay=1ns+(4ns+3ns+1ns)=9ns
但DFF2的clk比DFF1晚来10ns，hold时间为-1ns。

    这个题目好像是SIRF的面（笔）试题目，我搜过很多这方面的信息，但好像都是当做面（笔）经发出就没有下文了，没有人给出过靠谱的解答。
我的想法是：tco+tsetup+data_delay-clk_skew应恰好是DF2的一个周期，即1/f.
但这题里以上公式带入 1+1+4+3+1=10ns 而clk_skew也是10ns 这一减结果为0，不合逻辑。
但一想如果9ns数据就到DF2了，过了1ns即10ns时候时钟延进来采数，恰好能满足建立时间tsetup的要求不是么?那么这时频率应为100M
不论如何我还是觉得我的思路有问题，就是说不出来问题在哪里。

好时牛逼的题目呀。

    这个不对。在第n个clk，DFF2采的应该是上一级寄存器在n-1个clk保存的数据经过组合电路后的结果。
而现在DFF2采的是DFF1第n个clk的结果，因此属于hold时间不足。

不过话说分析thold的话不是应该看最小时延么?那就不是8ns而是4ns了啊，小编的这个帖子在求职攻略版也发了，我看了下那个答复，好像有点启发。
http://bbs.eetop.cn/thread-354320-1-1.html
不过那个给出的10ns skew确实不科学

太学术了..

    正解-v-
如果skew定10ns的话，连最大的8ns那个延迟都可以秒杀它

这里面不用算保持时间吗?