关于verilog用非阻塞延时表示传输延时和综合的问题

rt觉得延时在verilog设计的综合中是被忽略的，也就是不可综合，
但是为什么还可以用非阻塞和延时表示设计中的传输延时?觉得这个传输延时是可以用在设计中，而不是仅仅用在测试中
觉得上面两点有点矛盾。
求解答。跪谢

综合时忽略掉，仿真时用的

   具体细节呢?仿真的时候是为了看什么引入的这些延时?既然综合的时候没有用，为什么不在testbench里，而是在设计代码里用到这些延时?