xilinx FPGA使用DCM输出时钟约束

使用xilinx的FPGA芯片外部晶振输入20MHz
经过DCM倍频到40MHz
所有的逻辑都是用40MHz时钟
怎么进行时钟约束时
目前只对20MHz时钟进行了约束
DCM输出的时钟怎么约束啊?
最好把语法写出来谢谢！
信号名
clk_in(20MHz)
clk_40M(40MHz)用的是DCM的CLKFX口输出

系统会自动添加，不需要你自己加，编译后看时序评分，里面能看到系统添加的约束

这种情况就只需要对clkin进行约束，Xilinx ise会自动为dcm、pll等输出的时钟加约束

可以查看Xilinx文档ug612，timing closure

謝謝，我會嘗試