综合时为何总提示Input XXX is unused呢

1. library ieee;
   
2. use ieee.std_logic_1164.all;
   
3. use ieee.std_logic_unsigned.all;
   
4. 
   
5. entity save is
   
6. port(
   
7.         frame:in std_logic;                --高电平时，存储
   
8.         wrsig:in std_logic;                --上升沿时，到来一个字节的数据
   
9.         datain:in std_logic_vector(7 downto 0)
   
10. );
    
11. 
    
12. end entity save;
    
13. 
    
14. architecture behav of save is
    
15. 
    
16.         constant N:integer:=51;
    
17.         subtype byts is std_logic_vector(7 downto 0);
    
18.         type  memory is array(0 to N-1) of byts;
    
19.         
    
20.         signal        data_mem:memory;
    
21.         
    
22.         begin
    
23.         process (frame,wrsig)
    
24.            variable cnt:integer range 0 to 50;
    
25.           begin
    
26.                 if frame='0' then
    
27.                         cnt:=0;
    
28.                 elsif rising_edge(wrsig) then
    
29.                         if cnt<51 then
    
30.                          data_mem(cnt)<=data_in;
    
31.                         end if;
    
32.                 end if;
    
33.         end process;
    
34. end behav;

因为你的模块没有输出信号，将所有的信号都给优化掉了

学习学习看看看看