Xilinx FPGA引脚分配中的些许疑问
时间：10-02
整理：3721RD
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在使用FPGA的过程中，引脚分配时有些不懂的地方，请教一下大家。
（1）我在ML505的FPGA上找到一组排针，想通过跳线和两另一块FPGA连接，这些PIN连接到FPGA上时，会标注出一些关键字，我在用的时候不知道会不会出问题：
a. （IO_L14N_VREF_11）VREF， 查到这个关键字的意思是参考电压，不知道我能不能直接当作普通IO口进行使用，输入或者输出会不会因为这个管脚是VREF产生影响?
b. (IO_L10P_CC_13)CC，查到的意思是Clock Capable，局部时钟脚，是不是用着个管脚作为时钟输入的时候会获得更好的质量?如果不作为时钟输入时是否能够正常作为IO口进行工作?
（2）ML505上还有一组差分引脚的排针，有关键字SM、DIFF、CC_SM，不知道这些关键词有什么区别?
（3）如果我想把差分管脚作为单端数据管脚使用，我是应该P和N都可以连不同的数据，还是只能连P，或者只能连N?如果只能连P或N的化那不用的N或P是否需要做什么处理呢（悬空或者接地）?
（1）我在ML505的FPGA上找到一组排针，想通过跳线和两另一块FPGA连接，这些PIN连接到FPGA上时，会标注出一些关键字，我在用的时候不知道会不会出问题：
a. （IO_L14N_VREF_11）VREF， 查到这个关键字的意思是参考电压，不知道我能不能直接当作普通IO口进行使用，输入或者输出会不会因为这个管脚是VREF产生影响?
b. (IO_L10P_CC_13)CC，查到的意思是Clock Capable，局部时钟脚，是不是用着个管脚作为时钟输入的时候会获得更好的质量?如果不作为时钟输入时是否能够正常作为IO口进行工作?
（2）ML505上还有一组差分引脚的排针，有关键字SM、DIFF、CC_SM，不知道这些关键词有什么区别?
（3）如果我想把差分管脚作为单端数据管脚使用，我是应该P和N都可以连不同的数据，还是只能连P，或者只能连N?如果只能连P或N的化那不用的N或P是否需要做什么处理呢（悬空或者接地）?
引脚能不能相连 关键看引脚所在BANK的 IO电压和电平标准，如果你将管脚约束好了，工程编译也能过，那就肯定可以用，既然你是跳线的连接，就不要要求引脚性能了，差分的P,N都可以做单端用，但前提是BANK的其它引脚和这个引脚的电平标准要兼容，可以混用，这个如果不去看手册，就看编译结果有没有ERROR