赛灵思spartan6 xc6slx100 DDR2仿真问题
时间:10-02
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我在仿真赛灵思spartan6 xc6slx100 连接DDR2时,用IP核生成的代码进行仿真时,我发现在读数据的时候,DQ总线总是为无效状态。请问这是怎么回事呢?有知道的吗?


说明你没有写进去数据
数据已经写进去了吧 我看前面的写时序也是对的呀
