关于Prime Time的几个问题！望大侠不吝赐教！：）
失，而要继续保持一小段时间之后，才可以消失。那么如果hold time为负的，就是指在clock有效沿到来之前，数据
就可以消失了吗?为什么会出现这种情况呢?
2、用DC将设计综合的时候，就可以看到时许是否满足了。那么如果用DC综合设计后，就看到时序满足了，无任何违反情
况。那么这个时候，我还需要用PT进行STA吗?有什么必要?（因为从DC上看，都满足了）
3、关于removal time检测的问题。设计中有一个复位信号bus_rstn。STA时，我对其设置了驱动无限大和
dont_touch_network特性。 所以此复位信号的AT就是0.
这个时候就出现问题了。AT为0，满足recovery time 的检测，但是满足不了removal time了。具体报告如下：
Startpoint: bus_rstn (input port)
Endpoint: u_md5_algorithm/md5_hashb_reg[29]
(removal check against rising-edge clock bus_clk)
Path Group: **async_default**
Path Type: min
Point Incr Path
------------------------------------------------------------------------------
clock (input port clock) (rise edge) 0.00 0.00
clock network delay (ideal) 0.00 0.00
input external delay 0.00 0.00 r
bus_rstn (in) 0.00 0.00 r
u_md5_algorithm/md5_hashb_reg[29]/SN (FFDQSHD1X) 0.00 0.00 r
data arrival time 0.00
clock bus_clk (rise edge) 0.00 0.00
clock network delay (ideal) 0.20 0.20
clock uncertainty 0.10 0.30
u_md5_algorithm/md5_hashb_reg[29]/CK (FFDQSHD1X) 0.30 r
library removal time 0.26 0.56
data required time 0.56
------------------------------------------------------------------------------
data required time 0.56
data arrival time -0.00
------------------------------------------------------------------------------
slack (VIOLATED) -0.56
是不是我对复位信号的处理有误，当如何处理呢?
这个timing报告很奇怪
Good.
晕死~ 这些回复 …… 太雷人了~！
关注中
感觉PT和DC相比还是对综合后的支持强大巴，如果DC够了时序，那么综合这步基本就算ok，可以往下走了吧，最后那个时序很感兴趣，等待强人ing
1. If a circuit has a negative hold time, this means that the input can change before the clock edge and nevertheless the old level will be correctly recognized. This can be produced by internal delay of the data input. For example, if a D flip flop has a hold time of –1ns, the level present at the D input up to 1 ns before the clock edge is the level captured, provided it was stable up to that moment.
Here is an example From Motorola FACT Data:
74AC74 hold time:
typ @ Ta=25°C: -2.0 ns @ 3.3Vcc; -1.5 ns @ 5.0Vcc
guaranteed: 0.5 ns
2. PT is definitely necessary, since it take placement and routing into account.
3.
感谢楼上的几个回答。
现在又开始接触asic了。PT确实是一般用于综合后，特别是par并抽取参数后的时序分析。
最后那个是异步复位，可能是应该设为false path?
这个回答够专业的。第3个问题，估计是当时没有设置这个reset pin同clock之间的关系。
好专业 好厉害
个人的一些理解。
1 setup 和Hold其实都可以是负值，但它们的和一定是正值，即如果hold是负数，对setup的要求就更高，具体原因参照dff的原理，就明白了
2 PT比DC速度快，一般情况下芯片有很多mode和sign off时还会有很多corner，而综合只是选择其中一种mode和corner（一般最常用的mode和时序最紧张的corner为优化setup），得到网表，再用PT对同一个网表做时序分析。
3 为解决removal和recovery问题，建议将异步信号经过两级触发器同步之后再使用。